Design of On-Chip Testing Memory for High Speed Circuits

机译：用于高速电路片上芯片测试存储器的设计

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M.V. Sushumna;
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年度 2014
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2. Diagnosing At-Speed Scan BIST Circuits Using a Low Speed and Low Memory Tester [J] . Nakamura Y., Clouqueur T., Saluja K. K., IEEE transactions on very large scale integration (VLSI) systems . 2007,第7期

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