首页> 外文OA文献 >Subword Partition based Data Driven Clock Gating Scheme for Low Power VLSI Design

【2h】

Subword Partition based Data Driven Clock Gating Scheme for Low Power VLSI Design

机译：基于子字基的数据驱动时钟门控方案，用于低功耗VLSI设计

代理获取

本网站仅为用户提供外文OA文献查询和代理获取服务，本网站没有原文。下单后我们将采用程序或人工为您竭诚获取高质量的原文，但由于OA文献来源多样且变更频繁，仍可能出现获取不到、文献不完整或与标题不符等情况，如果获取不到我们将提供退款服务。请知悉。

页面导航

著录项
引文网络
相似文献
相关主题

著录项

作者
A. Ranganayakulu; K. Satyaprasad;
展开▼
作者单位

展开▼
年度 2014
总页数
原文格式 PDF
正文语种
中图分类

相似文献

外文文献
中文文献
专利

1. Design of Low-Power Structural FIR Filter Using Data-Driven Clock Gating and Multibit Flip-Flops [J] . Lamjed Touil, Abdelaziz Hamdi, Ismail Gassoumi, Research Letters in Signal Processing . 2020,第3期

机译：使用数据驱动时钟门控和多点触发器设计低功耗结构FIR滤波器
2. Design of Low Power Sequential System Using Multi Bit FLIP-FLOP With Data Driven Clock Gating [J] . Poomalai M, Gopal B G International Journal of Engineering Research and Applications . 2015,第5期

机译：利用数据驱动时钟门控的多位FLIP-FLOP设计低功耗时序系统
3. Low Power Clock Distribution Schemes in VLSI Design [J] . Sandeep Sharma, Dharmendra Verma International Journal of Engineering Research and Applications . 2016,第7期

机译：VLSI设计中的低功耗时钟分配方案
4. Always-On, Sub-300-nW, Event-Driven Spiking Neural Network based on Spike-Driven Clock-Generation and Clock- and Power-Gating for an Ultra-Low-Power Intelligent Device [C] . Dewei Wang, Pavan Kumar Chundi, Sung Justin Kim, IEEE Asian Solid-State Circuits Conference . 2020

机译：基于Spike驱动的钟表生成和时钟和功率门控的超低功耗智能设备的始终如一，SUB-300-NW，事件驱动的尖刺神经网络
5. A novel double edge-triggered pulse-clocked TSPC D flip-flop for high-performance and low-power VLSI design applications. [D] . Pontikakis, Bill. 2003

机译：一种新颖的双边沿触发脉冲时钟TSPC D触发器，适用于高性能和低功耗VLSI设计应用。
6. Always-On Sub-Microwatt Spiking Neural Network Based on Spike-Driven Clock- and Power-Gating for an Ultra-Low-Power Intelligent Device [O] . Pavan Kumar Chundi, Dewei Wang, Sung Justin Kim, 2021

机译：基于超低功耗智能设备的尖峰驱动时钟和功率的始终如一的亚微型尖峰神经网络
7. A Low-Voltage, Low-Power 4-bit BCD Adder, designed using the Clock Gated Power Gating, and the DVT Scheme [O] . Saha, Dipankar, Basak, Subhramita, Mukherjee, Sagar, 2013

机译：采用时钟门控设计的低电压，低功耗4位BCD加法器电源门控和DVT方案
8. A Low-Power VLSI Neural Processor Design for High Speed Image Data Compression in a SOI CMOS Technology [R] . Fang, W. C., Lin, T. H. 1999

机译：用于sOI CmOs技术的高速图像数据压缩的低功耗VLsI神经处理器设计

Subword Partition based Data Driven Clock Gating Scheme for Low Power VLSI Design

著录项

引文网络

相似文献

相关主题

期刊订阅