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机译:2铁路逻辑电路延时故障可测试性设计
Kentaroh KATOH; Kazuteru NAMBA; Hideo ITO;
机译:2轨逻辑电路的延迟故障可测试性设计
机译:关于检测组合逻辑电路中所有路径延迟故障的测试次数
机译:用可测试性设计掩盖同步时序电路中的冗余故障
机译:一种可测试性设计技术,用于检测逻辑电路中的延迟故障
机译:测试同步数字电路中的路径延迟故障。
机译:具有实际门延迟模型的CMOS组合逻辑电路的准确动态功率估算
机译:使用测试点的大型组合电路的路径延迟故障的可测试性设计
机译:组合逻辑电路的最小故障测试时序设计和可测试实现
机译:在顺序逻辑电路中测试路径延迟故障的方法
机译:扫描链电路,用于逻辑电路的延迟故障测试
机译:用于集成电路设计的有效卡死故障和过渡延迟故障截断扫描测试图案的生成方法
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