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机译:使用Vedic乘法器和反向逻辑门的优化64位MAC的实现
Savitha S;
机译:基于VEDIC乘法器和可逆逻辑门的基于FPGA的64位MAC单元的设计与实现
机译:可逆逻辑门的吠陀乘法器的设计与实现
机译:吠陀乘法器的64位IIR滤波器的设计与实现
机译:使用吠陀乘法器和可逆逻辑门的32位MAC单元设计
机译:使用可逆逻辑门设计,分析和综合16位算术逻辑单元。
机译:在简单通用的分子平台上实现级联逻辑门和多数逻辑门
机译:使用传播,生成和终止的64位算术逻辑单元的互补通过门逻辑实现
机译:f 3 Sub>(Σ CD Sub>) max Sup>的“ k”条件最大并行并行乘数f Σ的功能设计 Sub>(Σ CD Sub>),对“ [ 1,2 Sup> S g Sub> h1””参数进行“解密”的实现过程 Sup>]和[ 1,2 Sup> S g Sub> h2 Sup>]“补码RU”,由三进制数系统f(+ 1,0,-1)和逻辑区分d 1 Sub> / dn→f 1 Sub>( + Sup>←↓- Sub> ) d / dn Sub>(俄罗斯逻辑版本)
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