A Novel Six-Transistor SRAM Cell with Low Power Consumption

机译：具有低功耗的新型六晶体管SRAM单元

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Ms. Abirami R; Ms. Anjana R; Ms. Esaiyazhini V; Mr. Ramesh K;
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年度 2017
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1. A Large 'Read' and'Write' Margins, Low Leakage Power,Six-Transistor 90-nm CMOS SRAM [J] . Tadayoshi ENOMOTO, Nobuaki KOBAYASHI IEICE Transactions on Electronics . 2011,第4期

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2. Design of Peripheral Circuits for the Implementation of Memory Array Using Data-Aware (DA) SRAM Cell in 65 nm CMOS Technology for Low Power Consumption [J] . Ajay Kumar Singh, Mohammad-Sadegh Saadatzi, C. Venkataseshaiah Journal of Low Power Electronics . 2016,第1期

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3. High Density Four Transistor SRAM Cell with low Power Consumption [J] . Asso. Professor Shyam Akashe, Dr. Sanjay Sharma, Mayank Shastri, International Journal of Computer Technology and Applications . 2011,第05期

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4. A high stability, low supply voltage and low standby power six-transistor CMOS SRAM [C] . Kobayashi Nobuaki, Ito Ryusuke, Enomoto Tadayoshi Asia and South Pacific Design Automation Conference . 2015

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5. Low power SRAM cells and architectures for cache design. [D] . Mohamed, Rami E. Aly. 2005

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7. Design of Low Write-Power Consumption SRAM Cell Based on CNTFET at 32nm Technology [O] . Rajendra Prasad S, B K Madhavi, Prof. K Lal Kishore 2011

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