Hardware Optimized and Error Reduced Approximate Adder

机译：硬件优化和错误减少了近似加法器

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Padmanabhan Balasubramanian; Douglas L. Maskell;
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年度 2019
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1. Hardware Optimized and Error Reduced Approximate Adder (vol 8, 1212, 2019) [J] . Progress in Artificial Intelligence . 2020,第2期

机译：硬件优化和错误减少近似加法器（Vol 8,1212,2019）
2. An Approximate Adder With a Near-Normal Error Distribution: Design, Error Analysis and Practical Application [J] . Padmanabhan Balasubramanian, Raunaq Nayar, Douglas L. Maskell, Quality Control, Transactions . 2021,第1期

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3. Power-Delay-Error-Efficient Approximate Adder for Error-Resilient Applications [J] . Kumar Vinay, Singh Ankit, Upadhyay Shubham, Journal of Circuits, Systems, and Computers . 2019,第10期

机译：功率延迟误差有效的近似加法器，用于具有弹性的应用
4. Hardware Optimized Approximate Adder with Normal Error Distribution [C] . Raunaq Nayar, Padmanabhan Balasubramanian, Douglas L. Maskell IEEE Computer Society Annual Symposium on VLSI . 2020

机译：硬件优化的近似加法器，具有正态误差分布
5. A fast aynchronous approximate adder with error correction. [D] . Kodali, Tarak Kartheek. 2015

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6. Design development and deployment of an indication- and kidney function-based decision support tool to optimize treatment and reduce medication dosing errors [O] . Jamie S Hirsch, Rajdeep Brar, Christopher Forrer, 2021

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7. An Approximate Adder With a Near-Normal Error Distribution: Design, Error Analysis and Practical Application [O] . Padmanabhan Balasubramanian, Raunaq Nayar, Douglas L. Maskell, 2021

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