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【2h】

Valley-engineered ultra-thin silicon for high-performance junctionless transistors

机译：用于高性能连接晶体管的谷工程超薄硅

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Seung-Yoon Kim; Sung-Yool Choi; Wan Sik Hwang; Byung Jin Cho;
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年度 2016
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1. Valley-engineered ultra-thin silicon for high-performance junctionless transistors [J] . Seung-Yoon Kim, Sung-Yool Choi, Wan Sik Hwang, Scientific reports. . 2016,第1期

机译：用于高性能连接晶体管的谷工程超薄硅
2. Ultrathin Compound Semiconductor in Bulk Planar Junctionless Transistor for High-Performance Nanoscale Transistors [J] . Bahniman Ghosh, Uzma Khan, Ball Mukund Mani Tripathi, Journal of Low Power Electronics . 2013,第4期

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3. Artificial Defects in Si3N4 Enhance Nonvolatile Memory Performance of Ultra-Thin Body Poly-Si Junctionless Field-Effect Transistors [J] . Lin Yu-Ru, Wang Wei-Cheng, Chen Lun-Chun, ECS Journal of Solid State Science and Technology . 2016,第4期

机译：Si3N4中的人工缺陷提高了超薄体多晶硅无结场效应晶体管的非易失性存储性能
4. Fabrication and characterization of silicon nanowire ultra-thin channel poly-Si junctionless field effect transistors with a trench structure [C] . Lin Ko-Wei, Yeh Mu-Shih, Wu Min-Hsin, IEEE Silicon Nanoelectronics Workshop . 2015

机译：具有沟槽结构的硅纳米线超薄沟道多晶硅无结场效应晶体管的制备与表征
5. Large-area, wafer-scale epitaxial growth of germanium on silicon and integration of high-performance transistors. [D] . Ghosh, Swapnadip. 2014

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6. Valley-engineered ultra-thin silicon for high-performance junctionless transistors [O] . Seung-Yoon Kim, Sung-Yool Choi, Wan Sik Hwang, -1

机译：山谷设计的超薄硅用于高性能无结晶体管
7. Analysis of a high-performance ultra-thin body ultra-thin box silicon-on-insulator MOSFET with the lateral dual-gates: featuring the suppression of the DIBL [O] . Sufen Wei, Guohe Zhang, Zhibiao Shao, 2017

机译：具有横向双门的高性能超薄体超薄盒绝缘体MOSFET的分析：具有DIBL的抑制
8. Design, Fabrication and Characterization of High-Performance Silicon Nanowire Transistors [R] . Li, Q., Zhu, X., Yang, Y., 2008

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