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机译:使用DSM泄漏CMOS电路漏功率降低的新技术
Chandra Pratap; Laxmi Kumre;
机译:22 - NM CMOS技术中静态逻辑门的漏电和短路功率降低的新电路级技术
机译:CMOS VLSI电路的降低泄漏功率的新技术
机译:利用泄漏控制晶体管和多阈值CMOS技术设计低功耗CMOS电路
机译:DSM CMOS细胞电路漏电功率优化技术的有效性研究
机译:纳米级CMOS电路中减少泄漏技术的性能折衷。
机译:随机纳米氮化钛晶粒引起的动态功率延迟的特性波动以及全能门纳米线CMOS器件和电路的纵横比效应
机译:降低CMOS VLSI电路泄漏功率的不同低功耗设计技术的比较研究
机译:降低CMOS电路中的泄漏功率
机译:利用增强的门控Q扫描技术降低电路泄漏功率
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