Vectorized 128-bit Input FP16/FP32/FP64 Floating-Point Multiplier

机译：向量化128位输入FP16 / FP32 / FP64浮点乘法器

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Stenersen Espen;
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年度 2008
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正文语种 eng
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1. A microprocessor with a 128-bit CPU, ten floating-point MAC's, four floating-point dividers, and an MPEG-2 decoder [J] . Suzuoki M., Kutaragi K. IEEE Journal of Solid-State Circuits . 1999,第11期

机译：具有128位CPU，十个浮点MAC，四个浮点除法器和MPEG-2解码器的微处理器
2. Low-Error and Hardware-Efficient Fixed-Width Multiplier by Using the Dual-Group Minor Input Correction Vector to Lower Input Correction Vector Compensation Error [J] . Wey I.-C., Wang C.-C. Very Large Scale Integration (VLSI) Systems, IEEE Transactions on . 2012,第10期

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3. A microprocessor with a 128-bit CPU, ten floating-point MAC's, fourfloating-point dividers, and an MPEG-2 decoder [J] . Suzuoki M., Kutaragi K., Hiroi T., IEEE Journal of Solid-State Circuits . 1999,第11期

机译：具有128位CPU，十个浮点MAC，四个浮点除法器和MPEG-2解码器的微处理器
4. Precision Refinement for Media-Processor SoCs: fp32→fp64 on Myriad [C] . Tomasz Szydzik, David Moloney Hot chips 26: Tutorials . 2014

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6. A Model-Based Design Floating-Point Accumulator. Case of Study: FPGA Implementation of a Support Vector Machine Kernel Function [O] . Marco Bassoli, Valentina Bianchi, Ilaria De Munari 2020

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