命令メモリビット幅削減に基づく低エネルギーASIP合成手法

摘要

本稿ではASIPを対象としたハードウェア／ソフトウェア協調合成システムにおける命令メモリビット幅削減に基づく低エネルギー化手法を提案する。 VLIW型プロセッサは並列に命令を発行可能だが，命令メモリのビット幅が長くなり，消費電力·消費エネルギーを無駄に増加させてしまう．したがって，VLIW型プロセッサの命令メモリのビット幅の削減は，高性能でエネルギー効率の高いプロセッサを実現可能にすると考えられる．命令メモリのビット幅は命令エンコーディング形式に依存し，それはオペコードとオペランド群で構成される．オペコードのビット幅は命令セットにおける命令数に，オペランドのビット幅は汎用レジスタ数に依存する．また，我々はオペコードのビット幅を削減するために，結合命令の概念を導入した．結合命令は各VLIWスロットで同時に発行される複数の命令を1つの命令として取り扱った命令である．我々は，オペコードビット幅削減アルゴリズム，オペランドビット幅削減アルゴリズム，エネルギー最小化アルゴリズムの3つのアルゴリズムで構成されるASIP合成システムを構築した．実験結果では，メモリを含むプロセッサ全体で，9％～12％の消費エネルギーを削減することを確認した．