高圧電源線を用いたオンチップ電源線ノイズキャンセラ

摘要

高圧電源線を用いたオンチップ電源線ノイズキャンセラを提案した．このキャンセラを90nm CMOSプロセスにより試作し，2.0％の消費電力増で68％ノイズを低減できることを確認した．また，提案したキャンセラの設計手法を示し，従来手法であるオンチップデカップリングキャパシタ及び電源線の追加に比べてそれぞれ1/77及び1/45の面積増加で同等のノイズ低減効果が得られた．また，キャンセラを早めに動作させることによってノイズを完全に消すことができることがシミュレーションで示された．