【24h】

配線領域を分割した三次元FPGAの一提案

机译:三维FPGA的提议,其中布线区域被划分

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摘要

More than Mooreという言葉に代表されるように3次元積層化技術やマルチパッケージ技術の開発が盛hに行われている.特にFPGAの3次元化は100nm以下で問題となる配線遅延,消費電力の問題を解決できる可能性がある.我々はスイッチブロックやコネクションブロックで構成される配線部を2分割して積層した3次元FPGAを提案している.本稿では提案3次元FPGAの配線チャネル幅を探索するアルゴリズムを実装し,2次元FPGAとの性能比較を行う.計算機シミュレーション評価の結果,従来の2次元配線構造と比較してFPGAの面積を平均24%削減し,クリティカルパス遅延を平均27%削減することができた.
机译:与摩尔超过摩尔的话说,三维集成技术和多包技术的开发在H草案中进行。 特别地,FPGA的三维化可以解决100nm或更小的布线延迟和功耗问题。 我们提出了一种三维FPGA,其中由开关块和连接块组成的布线单元被分成两个并层压。 在本文中,我们实现了一种用于搜索提出的三维FPGA的接线通道宽度的算法,并执行与二维FPGA的性能比较。 由于计算机仿真评估,与传统的二维布线结构相比,FPGA的面积平均降低24%,并且临界路径延迟可以减少27%。

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