回線速度40Gbpsの128×128光パケットスイッチをサポートする並列パイプライン制御によるバッファ管理方式

摘要

出力バッファ型光パケットスイッチにおける高速バッファ管理手法について検討する．並列処理とパイプライン処理を組みあわせた複数プロセッサ構成による制御方式を提案する．各プロセッサにおいて，ポート数Nに依存しない計算量0(1）の処理を行ない，従来のN倍の高速化を図る．回線速度40Gbpsの8×8光パケットスイッチにおいて，最小64バイトの長さの異なるパケットを処理する機能をFPGAに実装できることをシミュレーションによって確認する．また，提案方式とFPGA技術を用いて回線速度40Gbpsの128×128光パケットスイッチをサポートできることを示す．