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International Symposium on High-Performance Computer Architecture
International Symposium on High-Performance Computer Architecture
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1.
Scatter-add in data parallel architectures
机译:
在数据并行架构中分散
作者:
Jung Ho Ahn
;
Erez M.
;
Dally W.J.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
parallel architectures;
storage allocation;
parallel programming;
data parallel architectures;
computer systems;
multimedia application;
scientific application;
SIMD style memory system;
vector style memory system;
stream style memory system;
memory addresses;
referenced memory location;
data-parallel atomic update computations;
parallel programming languages;
single-processor SIMD data-parallel system;
multiprocessor SIMD data-parallel system;
scatter-add microarchitecture;
stream architecture;
2.
The future of computer architecture research: an industrial perspective
机译:
计算机建筑研究的未来:工业观点
作者:
anonymous
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
computer architecture;
computer architecture research;
industrial perspective;
industrial vision;
computing industry;
3.
Effective instruction prefetching in chip multiprocessors for modern commercial applications
机译:
用于现代商业应用的芯片多处理器中的有效指导预取
作者:
Spracklen L.
;
Yuan Chou
;
Abraham S.G.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
queueing theory;
cache storage;
instruction sets;
microprocessor chips;
multiprocessing systems;
chip multiprocessors;
instruction cache miss behavior;
database workload;
TPC-W;
SPECjAppServer2002;
SPECweb99;
L1 cache;
L2 cache;
discontinuity prefetching;
sequential prefetching;
instruction cache prefetching;
4.
Checkpointed early load retirement
机译:
检查点早期负荷退休
作者:
Kirman N.
;
Kirman M.
;
Chaudhuri M.
;
Martinez J.F.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
checkpointing;
floating point arithmetic;
cache storage;
resource allocation;
memory architecture;
checkpointed early load retirement;
long-latency loads;
dependent instructions;
reorder buffer;
uncommitted instructions;
register checkpointing;
load-value prediction;
architectural registers;
floating-point applications;
out-of-order processor;
aggressive hardware prefetcher;
5.
Tapping ZettaRAM for Low-Power Memory Systems
机译:
挖掘Zettaram用于低功耗存储器系统
作者:
Ravi K. Venkatesan
;
Ahmed S. AL-Zawawi
;
Eric Rotenberg
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
6.
Chip multithreading: opportunities and challenges
机译:
芯片多线程:机会和挑战
作者:
Spracklen L.
;
Abraham S.G.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
microprocessor chips;
multi-threading;
multiprocessing systems;
parallel architectures;
chip multithreading;
chip multi-threaded processors;
simultaneous multithreading;
chip multiprocessing;
CMT processors;
thread-level parallelism;
CMT chips;
CMT design;
SMT design;
CMP design;
7.
A performance comparison of DRAM memory system optimizations for SMT processors
机译:
SMT处理器DRAM存储器系统优化的性能比较
作者:
Zhichun Zhu
;
Zhao Zhang
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
performance evaluation;
DRAM chips;
optimisation;
buffer storage;
multi-threading;
scheduling;
DRAM memory system optimizations;
SMT processors;
single-threaded systems;
simultaneous multithreading;
multichannel DDR SDRAM;
Rambus DRAM systems;
SMT systems;
thread-aware DRAM optimization;
memory concurrency;
memory channel organization;
independent channels;
DRAM latency reduction;
row buffer hit rates;
thread-aware DRAM access scheduling;
8.
Software directed issue queue power reduction
机译:
软件定向问题队列减少
作者:
Jones T.M.
;
OBoyle M.F.P.
;
Abella J.
;
Gonzalez A.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
queueing theory;
program compilers;
parallel architectures;
software directed issue queue power reduction;
superscalar processor;
static power;
dynamic power;
cooling systems;
software assisted approach;
compiler analysis;
2.2 percent;
30 percent;
31 percent;
45 percent;
47 percent;
9.
A small, fast and low-power register file by bit-partitioning
机译:
通过位分区的小型,快速和低功率的寄存器文件
作者:
Kondo M.
;
Nakamura H.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
shift registers;
parallel architectures;
logic partitioning;
performance evaluation;
computer power supplies;
microprocessor chips;
low-power register file;
bit partitioning;
multiported register file;
instruction level parallelism;
superscalar processors;
access delays;
power consumption;
register operands;
register entries;
10.
A unified compressed memory hierarchy
机译:
统一的压缩内存层次结构
作者:
Hallnor E.G.
;
Reinhardt S.K.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
memory architecture;
cache storage;
data compression;
compressed memory hierarchy;
system performance;
unified compression scheme;
last-level on-chip cache;
off-chip memory channel;
off-chip main memory;
off-chip bandwidth;
SPEC CPU2000 benchmarks;
1 GByte;
128 byte;
512 bytes;
11.
Unbounded transactional memory
机译:
无限的交易记忆
作者:
Ananian C.S.
;
Asanovic K.
;
Kuszmaul B.C.
;
Leiserson C.E.
;
Lie S.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
transaction processing;
digital simulation;
storage management;
unbounded transactional memory;
hardware transactional memory;
virtual memory;
cycle-accurate simulation;
LTM;
UTM;
SPECjvm98 Java benchmarks;
Linux 2.4.19 kernel;
Java programs;
12.
SafeMem: exploiting ECC-memory for detecting memory leaks and memory corruption during production runs
机译:
Safemem:利用ECC-Memory,用于检测生产运行过程中的内存泄漏和内存损坏
作者:
Feng Qin
;
Shan Lu
;
Yuanyuan Zhou
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
supervisory programs;
storage management;
program compilers;
program diagnostics;
program debugging;
SafeMem;
memory leak detection;
memory corruption detection;
dynamic monitoring tools;
production-runs;
ECC memory technology;
intelligent dynamic memory usage behavior analysis;
memory monitoring;
13.
Microarchitectural wire management for performance and power in partitioned architectures
机译:
用于分区架构的性能和电力的微体建筑线材管理
作者:
Balasubramonian R.
;
Muralimanohar N.
;
Ramani K.
;
Venkatachalapathy V.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
VLSI;
pipeline processing;
integrated circuit interconnections;
logic partitioning;
computer power supplies;
computer architecture;
microprocessor chips;
microarchitectural wire management;
partitioned architectures;
high-performance billion-transistor processors;
high clock speeds;
low design complexity;
low power architectures;
inter-partition communication;
processor performance;
power consumption;
VLSI techniques;
heterogeneous interconnect;
cache pipeline design;
narrow bit-width operands;
noncritical data;
interconnect load imbalance;
baseline processor;
14.
Heat stroke: power-density-based denial of service in SMT
机译:
中暑:基于电力密度的SMT拒绝服务
作者:
Hasan J.
;
Jalote A.
;
Vijaykumar T.N.
;
Brodley C.E.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
multi-threading;
pipeline processing;
resource allocation;
heat stroke;
power-density-based denial of service attack;
shared resource;
pipeline resources;
SMT pipeline;
15.
On the limits of leakage power reduction in caches
机译:
关于缓存泄漏功率降低的限制
作者:
Yan Meng
;
Sherwood T.
;
Kastner R.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
cache storage;
electrical faults;
leakage currents;
leakage power reduction;
leakage power dissipation;
power consumption;
on-chip transistors;
circuit technologies;
architecture technologies;
address trace;
total leakage power;
instruction cache;
data cache;
16.
Tapping ZettaRAM/spl trade/ for low-power memory systems
机译:
挖掘Zettaram / SPL贸易/用于低功耗存储系统
作者:
Venkatesan R.
;
Al-Zawawi A.S.
;
Rotenberg E.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
DRAM chips;
low-power electronics;
molecular electronics;
storage management;
capacitors;
cache storage;
memory architecture;
ZettaRAM;
low-power memory systems;
memory technology;
ZettaCore;
DRAM;
charge-storage molecules;
molecular capacitor;
discrete threshold voltage;
peripheral circuitry;
performance limiter;
memory architectural management;
row buffer misses;
scheduling flexibility;
extended molecule latency;
hybrid write policy;
delayed writebacks;
eager writebacks;
memory controller;
dual-speed writes;
17.
Transition phase classification and prediction
机译:
过渡阶段分类和预测
作者:
Lau J.
;
Schoenmackers S.
;
Calder B.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
computer architecture;
processor scheduling;
program diagnostics;
program compilers;
transition phase classification;
transition phase prediction;
dynamic phase classification;
dynamic phase prediction;
adaptive system;
hardware metrics;
18.
Enterprise IT trends and implications for architecture research
机译:
建筑研究的企业IT趋势与含义
作者:
Ranganathan P.
;
Jouppi N.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
computer architecture;
information technology;
business data processing;
enterprise IT systems;
IT infrastructure trends;
architecture research;
service-centric computing;
SLA-driven performance tuning;
19.
Exploring the design space of power-aware opto-electronic networked systems
机译:
探索电源感知光电网络系统的设计空间
作者:
Xuning Chen
;
Li-Shiuan Peh
;
Gu-Yeon Wei
;
Yue-Kai Huang
;
Prucnal P.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
integrated optoelectronics;
multiprocessor interconnection networks;
optical links;
power consumption;
power-aware opto-electronic networked systems;
microprocessor interconnection;
power consumption;
interconnection network;
link bandwidth;
optical link power dissipation;
high speed optoelectronic links;
link components;
power-aware optical links;
network traffic;
power control;
link circuitry;
network simulator;
20.
SENSS: security enhancement to symmetric shared memory multiprocessors
机译:
SENS:对对称共享内存多处理器的安全性增强
作者:
Youtao Zhang
;
Lan Gao
;
Jun Yang
;
Xiangyu Zhang
;
Rajiv Gupta
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
cryptography;
shared memory systems;
message authentication;
block codes;
transaction processing;
system buses;
security enhancement;
symmetric shared memory multiprocessor;
high performance multiprocessor enterprise server;
SENSS model;
text communication;
multiprocessor environment;
shared bus communication;
bus transaction encryption;
bus transaction authentication;
cipher block chaining mode;
advanced encryption standard;
shared bus encryption;
shared bus decryption;
integrity checking code;
cryptographic computation;
SMP system;
cache coherence protocol;
21.
Multithreaded value prediction
机译:
多线程值预测
作者:
Tuck N.
;
Tullsen D.M.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
multi-threading;
multiprocessing systems;
multithreaded value prediction;
simultaneous multithreading processor;
value-speculative execution;
long latency loads;
SPEC benchmarks;
realistic hardware parameters;
22.
Accurate energy dissipation and thermal modeling for nanometer-scale buses
机译:
纳米尺度公交车的精确耗散和热模型
作者:
Sundaresan K.
;
Mahapatra N.R.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
nanotechnology;
thermal analysis;
system buses;
computer power supplies;
energy dissipation modeling;
thermal modeling;
nanometer-scale buses;
technology scaling;
localized heating;
global bus wires;
semiglobal bus wires;
dynamic simulation;
capacitive coupling;
switching energy;
repeater insertion;
lateral heat transfer;
instruction address buses;
data address buses;
SPEC CPU2000 benchmarks;
technology parameters;
ITRS road-map;
low-power bus design schemes;
bus line energy dissipation;
23.
Predicting inter-thread cache contention on a chip multi-processor architecture
机译:
预测芯片多处理器架构的线程间缓存争用
作者:
Dhruba Chandra
;
Fei Guo
;
Seongbeom Kim
;
Yan Solihin
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
multiprocessing systems;
microprocessor chips;
cache storage;
computer architecture;
computational complexity;
multi-threading;
interthread cache;
chip multiprocessor architecture;
coscheduled thread;
circular sequence profile;
dual-core CMP architecture;
inductive probability model;
temporal reuse behavior;
L2 cache sharing;
nonuniform threading;
isolated L2 cache stack distance;
circular sequence thread profile;
L2 cache misses;
computational complexity;
24.
Voltage and frequency control with adaptive reaction time in multiple-clock-domain processors
机译:
多时钟域处理器中具有自适应反应时间的电压和频率控制
作者:
Qiang Wu
;
Juang P.
;
Martonosi M.
;
Clark D.W.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
microprocessor chips;
voltage control;
frequency control;
performance evaluation;
computer power supplies;
computer architecture;
voltage control;
frequency control;
adaptive reaction time;
multiple-clock-domain processors;
energy-efficient computing;
intratask online DVFS scheme;
fixed time interval;
DVFS control;
formal stability analysis;
stability margin;
cycle-accurate simulation;
MediaBench benchmark;
SPEC2000 benchmark;
decision process;
25.
A new scalable and cost-effective congestion management strategy for lossless multistage interconnection networks
机译:
无损多级互连网络的新可扩展和经济高效的拥塞管理策略
作者:
Duato J.
;
Johnson I.
;
Flich J.
;
Naven F.
;
Garcia P.
;
Nachiondo T.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
multistage interconnection networks;
queueing theory;
telecommunication congestion control;
computer network management;
trees (mathematics);
congestion management;
lossless multistage interconnection networks;
HOL blocking;
congestion trees;
network queue;
26.
Performance, energy, and thermal considerations for SMT and CMP architectures
机译:
SMT和CMP架构的性能,能量和热考虑因素
作者:
Yingmin Li
;
Skadron K.
;
Brooks D.
;
Zhigang Hu
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
multiprocessing systems;
multi-threading;
thermal management (packaging);
performance evaluation;
microprocessor chips;
cache storage;
SMT;
CMP;
simultaneous multithreading;
chip multiprocessing;
Turandot;
PowerTimer;
HotSpot;
POWER4-like microarchitecture;
CPU-bound benchmarks;
memory-bound benchmarks;
peak operating temperatures;
thermal management overheads;
localized heating;
heat up machanism;
leakage power;
POWER5-like microarchitecture;
27.
Power efficient processor architecture and the cell processor
机译:
功率高效处理器架构和单元处理器
作者:
Hofstee H.P.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
microprocessor chips;
cellular radio;
power supply circuits;
architecture decision;
design decision;
cell processor;
media applications;
microprocessor design;
microarchitectural enhancement;
nonhomogeneous SMP;
28.
The soft error problem: an architectural perspective
机译:
软错误问题:建筑观点
作者:
Mukherjee S.S.
;
Emer J.
;
Reinhardt S.K.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
computer architecture;
system recovery;
microprocessor chips;
soft error problem;
computer architecture;
radiation-induced soft errors;
computer system design;
soft error rate;
double-bit errors;
29.
Characterizing and comparing prevailing simulation techniques
机译:
特征和比较现行仿真技术
作者:
Yi J.J.
;
Kodakara S.V.
;
Sendag R.
;
Lilja D.J.
;
Hawkins D.M.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
digital simulation;
decision trees;
computer architecture;
reference input set;
reduced input set;
truncated execution;
sampling simulation techniques;
processor enhancement;
characterization methods;
SimPoint;
SMARTS;
decision tree;
30.
Improving multiple-CMP systems using token coherence
机译:
使用令牌连贯改善多CMP系统
作者:
Marty M.R.
;
Bingham J.D.
;
Hill M.D.
;
Hu A.J.
;
Martin M.M.K.
;
Wood D.A.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
microprocessor chips;
protocols;
formal verification;
multiprocessing systems;
multiple-CMP systems;
semiconductor technology;
chip multiprocessors;
shared memory;
hierarchical protocol;
intra-CMP coherence protocol;
inter-CMP protocol;
token coherence protocol;
model checking;
31.
Low-overhead interactive debugging via dynamic instrumentation with DISE
机译:
通过动态仪器的低开销交互式调试
作者:
Corliss M.L.
;
Lewis E.C.
;
Roth A.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
program debugging;
instruction sets;
embedded systems;
low-overhead interactive debugging;
dynamic instrumentation;
debugging primitives;
breakpoint-watchpoint interface;
application-debugger context switches;
debugger logic;
dynamic instruction stream editing;
programmable hardware facility;
DISE embedding;
32.
Distributing the frontend for temperature reduction
机译:
分配前端进行温度减少
作者:
Chaparro P.
;
Magklis G.
;
Gonzalez J.
;
Gonzalez A.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
microprocessor chips;
temperature control;
computer power supplies;
cooling;
temperature reduction;
processor design;
thermal emergencies;
distributed frontend;
clustered microarchitectures;
power density reduction;
subbanked trace cache;
bank hopping mechanism;
biased mapping function;
distributed bank accesses;
33.
An efficient programmable 10 gigabit Ethernet network interface card
机译:
一个有效的可编程10千兆以太网网络接口卡
作者:
Willmann P.
;
Hyong-youb Kim
;
Rixner S.
;
Pai V.S.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
local area networks;
network interfaces;
SRAM chips;
storage management;
Ethernet network interface card;
hardware mechanisms;
software mechanisms;
frame data;
frame metadata;
high frame rate processing;
programmable network interface;
partitioned memory organization;
low-latency access;
high-bandwidth access;
high-capacity memory;
distributed task-queue mechanism;
low-frequency cores;
frame ordering;
atomic read-modify-write instructions;
on-chip SRAM;
external SDRAM;
10 Gbit/s;
166 MHz;
500 MHz;
34.
Stretching the limits of clock-gating efficiency in server-class processors
机译:
在服务器级处理器中延伸时钟门控效率的限制
作者:
Jacobson H.
;
Bose P.
;
Zhigang Hu
;
Buyuktosunoglu A.
;
Zyuban V.
;
Eickemeyer R.
;
Eisen L.
;
Griswell J.
;
Logan D.
;
Balaram Sinharoy
;
Tendler J.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
pipeline processing;
microprocessor chips;
flip-flops;
computer power supplies;
server-class processors;
dynamic power management;
high-end commercial microprocessor;
temperature drop;
active power reduction;
leakage power savings;
high-performance processors;
transparent pipeline clock-gating;
elastic pipeline clock-gating;
35.
Using virtual load/store queues (VLSQs) to reduce the negative effects of reordered memory instructions
机译:
使用虚拟加载/存储队列(VLSQ)以减少重新排序的内存指令的负面影响
作者:
Jaleel J.
;
Jacob B.
会议名称:
《International Symposium on High-Performance Computer Architecture》
|
2005年
关键词:
virtual storage;
queueing theory;
memory architecture;
cache storage;
instruction sets;
computer power supplies;
virtual load/store queues;
reordered memory instructions;
instruction windows;
aggressive prefetching;
processor performance;
out-of-order aggressiveness;
memory ordering model;
memory consistency model;
cache behavior;
reorder buffer sizes;
data cache access;
select logic;
issue logic;
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