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European Test Workshop, 2000. Proceedings. IEEE
European Test Workshop, 2000. Proceedings. IEEE
召开年:
2000
召开地:
Cascais
出版时间:
-
会议文集:
-
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1.
A method for trading off test time, area and fault coverage in datapath BIST synthesis
机译:
一种在数据路径BIST综合中权衡测试时间,区域和故障覆盖率的方法
作者:
Berthelot
;
D.
;
Flottes
;
M.L.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
2.
Test challenges in nanometer technologies
机译:
测试纳米技术的挑战
作者:
Kundu S.
;
Sengupta S.
;
Galivanche R.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
3.
CA-CSTP: a new BIST architecture for sequential circuits
机译:
CA-CSTP:用于时序电路的新BIST体系结构
作者:
Corno F.
;
Sonza Reorda M.
;
Squillero G.
;
Violante M.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
4.
A parameterizable fault simulator for bridging faults
机译:
用于桥接故障的可参数化故障模拟器
作者:
Engelke P.
;
Becker B.
;
Keim M.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
5.
A system level boundary scan controller board for VME applications to CERN experiments
机译:
用于VME应用的系统级边界扫描控制器板针对CERN实验
作者:
Cardoso
;
N.
;
Almeida
;
C.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
6.
On the use of multiple fault detection times in a method for built-in test pattern generation for synchronous sequential circuits
机译:
关于在同步时序电路的内置测试模式生成方法中使用多个故障检测时间
作者:
Pomeranz
;
I.
;
Reddy
;
S.M.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
7.
Static and dynamic on-chip test response evaluation using a two-mode comparator
机译:
使用双模式比较器进行静态和动态片上测试响应评估
作者:
De Venuto
;
D.
;
Ohletz
;
M.J.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
8.
System-level test bench generation in a co-design framework
机译:
在协同设计框架中生成系统级测试平台
作者:
Lajolo M.
;
Rebaudengo M.
;
Sonza Reorda M.
;
Violante M.
;
Lavagno L.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
9.
An effective distributed BIST architecture for RAMs
机译:
有效的RAM分布式BIST架构
作者:
Lobetti Bodoni M.
;
Benso A.
;
Chiusano S.
;
Di Carlo S.
;
Di Natale G.
;
Prinetto P.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
10.
Analyzing the test generation problem for an application-oriented test of FPGAs
机译:
分析面向FPGA的面向应用的测试的测试生成问题
作者:
Renovell
;
M.
;
Portal
;
J.M.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
11.
Bridging the testing speed gap: design for delay testability
机译:
缩小测试速度差距:延迟测试性设计
作者:
Speek H.
;
Kerkhoff H.G.
;
Sachdev M.
;
Shashaani M.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
12.
Combining symbolic and genetic techniques for efficient sequential circuit test generation
机译:
结合符号和遗传技术,可有效进行顺序电路测试
作者:
Boschini
;
M.
;
Yu
;
X.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
13.
Comparison of defect detection capabilities of current-based and voltage-based test methods
机译:
基于电流和基于电压的测试方法的缺陷检测能力的比较
作者:
Kruseman
;
B.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
14.
Compressed bit fail maps for memory fail pattern classification
机译:
用于内存故障模式分类的压缩位故障图
作者:
Vollrath J.
;
Lederer U.
;
Hladschik T.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
15.
Current testing procedure for deep submicron devices
机译:
深亚微米设备的当前测试程序
作者:
Chichkov A.
;
Merlier D.
;
Cox P.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
16.
Defect detection from visual abnormalities in manufacturing process using I/sub DDQ/
机译:
使用I / sub DDQ /从制造过程中的视觉异常检测缺陷
作者:
Sanada
;
M.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
17.
Delay fault testing: choosing between random SIC and random MIC test sequences
机译:
延迟故障测试:在随机SIC和随机MIC测试序列之间进行选择
作者:
Virazel
;
A.
;
David
;
R.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
18.
Fast and low-area TPGs based on T-type flip-flops can be easily integrated to the scan path
机译:
基于T型触发器的快速和低面积TPG可以轻松集成到扫描路径中
作者:
Garbolino
;
T.
;
Hlawiczka
;
A.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
19.
Hierarchical defect-oriented fault simulation for digital circuits
机译:
数字电路的面向缺陷的分层故障仿真
作者:
Blyzniuk M.
;
Cibakova T.
;
Gramatova E.
;
Kuzmicz W.
;
Lobur M.
;
Pleskacz W.
;
Raik J.
;
Ubar R.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
20.
How to avoid random walks in hierarchical test path identification
机译:
在分层测试路径识别中如何避免随机游走
作者:
Makris Y.
;
Collins J.
;
Orailoglu A.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
21.
LEAP: An accurate defect-free I/sub DDQ/ estimator
机译:
LEAP:准确无缺陷的I / sub DDQ /估算器
作者:
Ferre
;
A.
;
Figueras
;
J.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
22.
Microprocessor cores
机译:
微处理器核心
作者:
Burdass A.
;
Campbell G.
;
Grisenthwaite R.
;
Gwilt D.
;
Harrod P.
;
York R.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
23.
RTL-based functional test generation for high defects coverage in digital SOCs
机译:
基于RTL的功能测试生成可在数字SOC中实现高缺陷覆盖率
作者:
Santos
;
M.B.
;
Goncalves
;
F.M.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
24.
Towards an ADC BIST scheme using the histogram test technique
机译:
使用直方图测试技术迈向ADC BIST方案
作者:
Azais F.
;
Bernard S.
;
Betrand Y.
;
Renovell M.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
25.
Low cost concurrent test implementation for linear digital systems
机译:
线性数字系统的低成本并行测试实现
作者:
Bayraktaroglu I.
;
Orailoglu A.
会议名称:
《European Test Workshop, 2000. Proceedings. IEEE》
|
2000年
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