机译:全局二进制时钟树的电源噪声引起的周期抖动的紧凑表达式
Electrical and Computer Engineering Department, University of Massachusetts, Amherst, MA, USA;
Binary clock tree; clock data compensation; clock jitter; period jitter; worst case period jitter;
机译:具有电源噪声有源补偿的时钟缓冲器,可减少周期抖动
机译:高速时钟转发接口的电源噪声引起的抖动的系统级建模
机译:非重叠时钟生成电路中的电源和基板噪声引起的时序抖动
机译:全球二元钟表树木周期抖动的紧凑表达式
机译:用于时钟发生器的低抖动PLL,具有使用DC-DC电容转换器的对电源噪声不敏感的VCO。
机译:时钟基因时期1和时期2中的Dioxin诱导的Cyp1a1表达中的昼夜节律和肝脏
机译:工艺变化和电源噪声对时钟偏移和抖动的综合影响