机译:使用筛选实验技术表征亚100 nm CMOS工艺
Department of Electrical Communication Engineering, Indian Institute of Science, Bangalore 560 012, India;
plackett-burman design of experiment; transistor mismatch; 0.1 μm CMOS technology; short-channel-effect; statistical-process-control; response-surface-modeling; monte-carlo analysis;
机译:用于VLSI电路中100 nm以下CMOS静电放电保护器件的最佳硅化技术
机译:使用选择性外延生长技术进行100 nm以下CMOS的源/漏工程
机译:使用选择性外延生长技术的Sub-100nm CMOS的源/排水工程
机译:低于100 nm CMOS技术的无反冲氧工艺对1.5 nm SiON栅极电介质的影响
机译:低于100 nm CMOS应用的高级栅极堆叠材料和工艺。
机译:用于可植入微传感器的可扩展和低应力后CMOS处理技术
机译:基于设备 - 物理的分析模型,用于分析脉冲在10 nm散装CMOS过程中