机译:一种用于全数字多相时钟生成的基于DLL的新方法
delay lock loops; digital circuits; timing circuits; voltage-frequency convertors; DLL; all-digital multiphase clock generation; all-digital multiphase clock generator; design complexity; design time; digital communication; false-lock problem; fixed-step search; tim;
机译:一种基于DLL的全数字多相时钟生成新方法
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