Implementacja algorytmu szyfrującego Rijndael (AES) w układzie FPGA Virtex 4FX

摘要

W artykule przedstawiono budowę, działanie i wyniki badań eksperymentalnych bloku IP-core, który może równolegle szyfrować/ deszyfrować dwa strumienie danych przy użyciu algorytmu Rijndael ze 128-bitowym kluczem, dostarczanych za pośrednictwem magistrali Processor Local Bus (PLB). Podany został kompletny opis systemu składającego się z procesora MicroBlaze oraz podłączonego do niego IP-core. Dokonano pomiarów szybkości przetwarzania w zależności od wybranego trybu pracy.