机译:H.264 / AVC硬件解码器的帧内预测模块
WYDZIAŁ ELEKTRONIKI I TECHNIK INFORMACYJNYCH, POLITECHNIKA WARSZAWSKA,ul. Nowowiejska 15/19, 00-665 Warszawa;
WYDZIAŁ ELEKTRONIKI I TECHNIK INFORMACYJNYCH, POLITECHNIKA WARSZAWSKA,ul. Nowowiejska 15/19, 00-665 Warszawa;
dekoder H.264/AVC; predykcja INTRA; FPGA;
机译:用于H.264 / AVC标准编码器的硬件预测模块IN-TRA,支持High profile和所有预测模式的搜索
机译:H.265 / HEVC标准的帧内帧内预测模块的体系结构
机译:H.264 / AVC视频压缩标准中标头解码器和CAVLC解码器的硬件实现
机译:H.264 / AVC帧内预测中的4×4模式设计中的4×4模式设计
机译:HEVC帧内编码的复杂性降低以及与H.264 / AVC的比较。
机译:基于两维OTSU对H.264 / AVC编码帧内预测块大小决策的最佳全局阈值