机译:包含最小,最大和文字运算的多值逻辑电路的延迟模型
Department of Intelligent Systems Design Engineering, Toyama Prefectural University, Imizu-shi, 939-0398 Japan;
multiple-valued logic; multiple-valued logic circuits; hazard detection; delay model;
机译:包含最小,最大和文字运算的多值逻辑电路的延迟模型
机译:源自里德穆勒电路的易于测试的多值逻辑电路
机译:使用基于OTA的有界差分运算的新型高速模拟MAX和MIN电路
机译:具有tsum,min和立即数的多值逻辑电路的静态危险检测逻辑
机译:低功耗FinFET逻辑电路和架构的延迟/功率建模和优化技术。
机译:具有实际门延迟模型的CMOS组合逻辑电路的准确动态功率估算
机译:使用通用文字和成本表的多值逻辑最小化
机译:双极ECL / EFL(发射极耦合逻辑/发射极 - 跟随器 - 逻辑)电路的延迟建模