動的再構成可能アクセラレータを有するヘテロジニアスマルチコアプロセッサのためのデータ転送最小化指向メモリアロケーション

摘要

Accelerator cores in low-power heterogeneous multicore processors have multiple memory modules to increase the data access speed and to enable parallel data access. Recent low-power processors contain address generation units (AGUs) for fast address generation. To reduce the core-area, small functional units such as adders and counters are used in AGUs. Such small functional units make it difficult to implement complex addressing patterns without duplicating the data among multiple memory modules. The data-duplication wastes the memory capacity and increases the data transfer time significantly. This paper proposes a method to remove the memory duplication and to increase the degree of parallelism. To verify the effectiveness of this method, we use window-based media processing which is widely used in many applications. According to the evaluation, the proposed method reduces the total processing time by 14% to more than 85% compared to the previous works.%低消費電力ヘテロジニアスマルチコアプロセッサ上のアクセラレータコア軋データアクセス速度の向上と並列アクセスを可能にするため複数のメモリモジュールを持ち，各モジュールごとに高速なアドレス生成のためのアドレス生成ユニット（AGU）を持つ.AGUはコア面積低減のため加算器やカウンタなどの簡単な回路のみで構成されているため，データの重複記憶無しで複雑なメモリアクセスを行うのは難しい・データの重複はメモリ容量を浪費しデータ転送時間を大幅に増大させてしまう.本稿ではデータ重複を無くし，データアクセスの並列度を向上させる手法を提案する.ウインドウ演算を用いた評価では従来手法と比較して全体の処理時間が14%～85%削減された.