机译:使用时序和逻辑过滤的可感知耦合的静态时序分析中的悲观主义减少
Dept. of Electr. Eng. & Comput. Sci., Northwestern Univ., Evanston, IL, USA;
Interconnect; SAT; physical design; signal integrity; timing analysis; timing verification;
机译:为静态时序分析建模亚阈值SOI逻辑
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机译:使用定时和逻辑滤波的耦合感知静态时序分析中的悲观减少