机译:适用于65 nm / 28nm CMOS的占空比传感器SoC的智能节能时钟合成器
Department of Information Technology and Electrical Engineering, ETH Zürich, Zürich, Switzerland;
Department of Information Technology and Electrical Engineering, ETH Zürich, Zürich, Switzerland;
Clocks; Frequency locked loops; Oscillators; Phase locked loops; System-on-chip; Transient analysis; Synthesizers;
机译:采用65 nm CMOS的1.27 GHz全数字扩频时钟发生器/合成器
机译:适用于65 nm CMOS的无线传感器节点的200μA占空比PLL
机译:在65nm CMOS中为1.45 GHz全数字扩频时钟发生器,用于无同步SOC应用
机译:29.7单电感4-输出SOC,具有动态下垂分配和自适应时钟,可在65nm CMOS中提高性能和能量效率
机译:用于频率合成器和时钟恢复电路的CMOS自动量程锁相环集成电路
机译:节能传感器网络中的组播高效算法
机译:用于65nm CmOs无线传感器节点的200μa占空比pLL