Analog delay linę elements with wide rangę controlled-delay

摘要

The chain of variable-delay elements creating delay lines are the basic building blocks of delay locked loops (DLLs) applied in clock distribution network in many VLSI circuits and systems. In the paper selected analog delay line elements with Duty Cycle Correction (DCC) has been described and investigated. The architecture of these elements is based on typical building blocks: switched-current mirror inverter, and Schmitt trigger implemented either as a single-ended or differential current regenerative one. The primary characteristics of the described variable-delay elements have been compared with characteristics of two most popular ones: current starved, and shunt capacitor delay elements and same simulation results have been included. Simulations have been done using BSIM3V3 device models for Spectre from Cadence Design Systems with real foundry parameters models in 180 nm, 1.8 V CMOS technology from UMC.%Kaskada elementów o zmiennym opó?nieniu stanowi jeden z podstawowych bloków p?tli opó?nieniowej, stosowanej powszechnie w torach rozprowadzania sygna?u zegarowego uk?adów i systemów o du?ym stopniu integracji. W artykule przedstawiono analogowe uk?ady opó?niaj?ce z korekcj? wspó?czynnika wype?nienia. Ich architektura oparta jest na typowych blokach funkcjonalnych: prze??czanych lustrach pr?dowych i przerzutniku Schmitta zrealizowanym zarówno na inwerterach jak i przy wykorzystaniu pary ró?nicowej. Podstawowe parametry zaprojektowanych elementów zosta?y porównane z parametrami dwóch najbardziej popularnych struktur: na prze??czanym lustrze pr?dowym oraz z pojemno?ci? bocznikuj?c?. Symulacje zosta?y wykonane przy u?yciu programu SPECTRE wykorzystuj?c parametry modeli BSIM3V3 technologii UMC 180 nm przy napi?ciu zasilaj?cym 1,8 V.