FPGA: pensez à l'accélération matérielle des algorithmes de calcul

摘要

Grâce à une technologie de compilation directe de code C en un bloc d'accélération matérielle, Altéra montre qu'il est possible d'améliorer de manière conséquente les performances d'un système embarqué au sein d'un FPGA. Et ce pour un coût raisonnable en ressources logiques et en temps de développement Un exemple portant sur l'accélération d'un algorithme de CRC est décrit ici