机译:可逆逻辑电路和量子成本优化中的容错
Mepco Schlenk Engn Coll Dept Elect & Commun Engn Sivakasi Tamil Nadu India;
PSR Engn Coll Dept Elect & Commun Engn Sivakasi Tamil Nadu India;
Mepco Schlenk Engn Coll Dept Elect & Commun Engn Sivakasi Tamil Nadu India;
KMD Gate; controlled V and V plus gate; ALU; divider and Vedic multiplier;
机译:可逆逻辑电路和量子成本优化中的容错
机译:具有最小量子成本的4位可逆逻辑电路的综合算法
机译:可逆时序电路设计,可优化量子成本,延迟和垃圾输出
机译:可逆逻辑综合中的最小成本容错加法器电路
机译:可逆逻辑中的容错
机译:一种使用QCA实现具有成本效益的算术逻辑电路的新型可逆逻辑门及其系统方法
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