AVS解码器中码流分割模块的硬件实现宰

李德斌; 易清明; 石敏

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AVS解码器中码流分割模块的硬件实现宰

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提出一种基于AVS标准码流分割模块的硬件设计方案.简要介绍了码流分割模块的功能,根据码流特点进行硬件结构划分并重点阐述具体的硬件实现过程.采用Verilog HDL语言进行设计和仿真,实现了码流的正确解析,并与解码器其他模块结合通过了FPGA验证.仿真结果表明,整个硬件系统结构能在80 MHz时钟频率下完成30f/s(帧/秒)码流的实时解码.

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来源
《电视技术》 |2009年第11期|35-37,73|共4页
作者
李德斌; 易清明; 石敏;
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作者单位

暨南大学,电子工程系,广东,广州,510632;

暨南大学,电子工程系,广东,广州,510632;

暨南大学,电子工程系,广东,广州,510632;

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原文格式 PDF
正文语种 chi
中图分类图像通信、多媒体通信 ;
关键词
码流分割; AVS ; 解码器 ; Verilog HDL ;

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