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千兆以太网中的8B/10B编解码的CPLD实现技术

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摘要

介绍了千兆以太网物理子层的8B/10B编解码器的原理和CPLD的实现.研究结果表明,工作在较低速率的基于Lattice isplsi 1032E的CPLD编码和解码器验证了现有最新的高速可编程逻辑器件(CPLD和FPGA)可在千兆以太网中以125Mbps的速率实现8B/10B并行编码和解码.

著录项

来源
《系统工程与电子技术》|2001年第12期|30-34|共5页
作者
敬伟; 周正欧;
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作者单位

电子科技大学电子工程学院,;

电子科技大学电子工程学院,;

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原文格式 PDF
正文语种 chi
中图分类 TN393.11;
关键词
千兆以太网; 块编码; 复杂可编程逻辑器件; 现场可编程门阵列;
入库时间 2023-07-24 21:40:03

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