基于FPGA的多位格雷码计数器

李莉

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基于FPGA的多位格雷码计数器

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根据格雷码的特性,介绍了一种用拆分计数方式实现多位格雷码计数器的方法.在Quartus Ⅱ开发平台上使用VHDL编程实现32位格雷码计数器,并得到仿真波形.实验结果表明多位格雷码计数器能在时钟频率很高的情况下准确计数,明显消除毛刺的产生.和普通的二进制计数器相比具有很好的稳定性和可靠性,为计数器的设计提供了参考.

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来源
《科学技术与工程》 |2009年第23期|7158-7161|共4页
作者
李莉;
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作者单位

西安邮电学院通信工程系,西安,710061;

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原文格式 PDF
正文语种 chi
中图分类程序设计;
关键词
格雷码计数器; 拆分计数; 多位; FPGA;

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