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数字锁相环位同步器及其FPGA设计

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摘要

首先详细介绍了超前滞后型数字锁相环从位流数据中恢复出位时钟的原理,分析了其结构参数对于环路性能的影响并加以改进,最后在FPGA中利用VHDL语言实现.仿真结果表明,设计的方案对于受到干扰的基带数据可以稳定、快速锁定.

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来源
《微处理机》 |2007年第5期|1-36|共4页
作者
陈良灏; 韩啸;
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作者单位

海军工程大学管理工程系;

武汉;

430033;

海军装备研究院舰艇作战系统论证研究所;

北京;

100073;

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原文格式 PDF
正文语种 chi
中图分类设计;
关键词
数字锁相环; 位同步器; 现场可编程门阵列; VHDL硬件描述语言;

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