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杨焱; 张凯;
北京交通大学电子信息工程学院;
北京;
100044;
中国科学院声学研究所数字系统集成实验室;
100080;
乘法器; 华莱氏树; VLIW处理器; 可重组;
机译:VLIW嵌入式处理器的代码解压缩单元设计
机译:用于嵌入式应用的浮点和媒体单元8路VLIW微处理器的开发
机译:在嵌入式8路VLIW处理器中开发浮点和媒体处理算术单元
机译:基于VLIW的可重新配置处理器的有效配置单元设计
机译:嵌入式VLIW处理器的互补编译器和体系结构功能。
机译:专为基于传感器的系统的VLIW DSP设计的高级编译器
机译:实时Zetta与VHDL和Verilog HDL为高容量数据计算处理器的实时Zetta字节 - 单位存储ASIC SOC IP核心设计实现,如云/群/超级VLIW并行分配流水线阵列计算处理器
机译:用于机器人计算的高度并行可重新配置的计算机体系结构,具有多个处理器单元,每个处理器单元具有多个处理器的左右集合
机译:乘法器和数字滤波器,其代码不在信号处理器,合成器单元中乘以乘法器的乘法器中
机译:高速乘法器,以小尺寸实现,可以用作处理器的乘法器引擎,并在具有规则性的单一结构中设计
机译:产生vliw指令的装置和方法以及vliw处理器和vliw指令的处理方法
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