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韩进; 秦宏超; 刘锴;
山东科技大学信息科学与工程学院;
青岛266590;
山东高云半导体科技有限公司;
USB2.0; IP核; AXI4总线; VerilogHDL;
机译:USB2.0外围设备IP核心系统的容错设计和测试
机译:USB2.0 EHCI准拠:USB2.0 HOST,设备,HS OTG,PHYUSB3.0 SuperSpeed xHCI准拠:USB3.0 HOST,设备,双角色设备,OTG,PHY
机译:基于SoC技术和WISHBONE总线的USB2.0设备控制器IP软核设计。
机译:旨在简化片上系统和ASIC设备上IP重用的模块化,可配置总线体系结构。
机译:使用低成本传感器开发用于桥式起重机的高精度起重控制器设备—重工业互联网项目原型设计的见解和假设
机译:PowerPC体系结构中集成的USB2.0设备控制器的设计和验证
机译:用于触觉情境感知系统的mIL-sTD-1553总线接口微电子控制器的设计
机译:可编程控制器的内部总线,支持TCP / IP协议,使用多通道总线,该总线具有用于TCP / IP的通道,并具有带有本地IP地址和TCP / IP堆栈的智能控制器模块
机译:为了控制流经通信总线的数据包的传输路径,将总线控制器布置在总线主控器与网络通信总线之间,并设计了仿真程序来设计这种总线控制器
机译:IP核,包含IP核和IP核设计程序的体系结构(Google翻译的机器翻译,不具有法律约束力)
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