双FIFO的LBE总线与Avalon总线的接口系统设计

摘要

为了实现LBE总线与Avalon总线设备之间跨时钟域数据交换,设计了桥接在两种总线间的接口IP软核。利用Verilog硬件描述语言的层次化设计方法,设计了接口IP核的底层模块,其中包括命令FIFO模块、状态FIFO模块、LBE总线端接口模块和Avalon总线端接口模块。在FPGA硬件平台上,进行两种总线间的双向数据传输实验。结果表明,采用双FIFO的LBE总线与Avalon总线接口系统满足设计要求,能够实现数据的稳定可靠交换。