有效编码算法的LDPC编码器的VerilogHDL设计

摘要

低密度奇偶校验码（Low-Density-Parity-Checkcodes,简称LDPC码）是第四代通信系统强有力的竞争者,它是一种逼近香农限的线性分组码,译码的复杂度较低;但它的直接编码运算量较大,通常具有码长的二次方复杂度。本文创新点在于如何构造有效的编码,以降低LDPC码的编码复杂度;并研究和设计了用大规模集成电路去实现一个LDPC码的编码。文章中以（12,3,6）码为例,采用基于下三角矩阵的有效编码算法,通过重排列的顺序得到一个新的校验矩阵,以控制编码运算量为线性复杂度,并在QuartusII5.0软件平台上采用基于CPLD的VerilogHDL语言编程仿真实现了有效编码的过程,给出了编码的结构图和仿真波形,为LDPC码的硬件实现和实际应用提供了依据。