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何静; 李清峰;
湖南商学院计算机与电子工程系;
混合逻辑乘法器; CPLD; VHDL; 时序仿真;
机译:掌握基于HDL描述的设计方法:实验中的逻辑电路设计研究 - 连接第三次HDL描述和CPLD①的终端
机译:通过HDL描述逻辑电路设计学习在实验中掌握设计方法:将逻辑电路写入第4个CPLD
机译:通过HDL描述掌握设计方法-通过实验学习逻辑电路设计:第4部分用CPLD编写逻辑电路
机译:使用混合传输晶体管逻辑(PTL)和CMOS逻辑的GF(2 ^ m)串行并行乘法器的低成本设计
机译:基于自适应保持逻辑的可感知老化的延迟时间乘法器的设计
机译:基于混合整数动态优化方法的基于逻辑的微分方程模型的逆向工程
机译:基于CsLa和CLaa的可逆逻辑四象限乘法器的设计与性能分析
机译:Facility Composer设计向导:一种基于显式设施标准的可扩展编码设计逻辑方法。
机译:双处理器中复杂的可编程逻辑设备代码下载方法及其方法,当双处理器中的主机处理器的PIO端口不足时,可以通过从处理器的GPIO端口在CPLD中下载CPLD代码
机译:逻辑电路的自动设计方法,其系统,乘法器和乘法器
机译:逻辑电路的自动设计方法及其乘法器和乘法器
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