基于FPGA的简易逻辑分析仪的设计

摘要

本文介绍了一种可集成于设计任务中的嵌入式简易逻辑分析仪的设计。该逻辑分析仪以黑匣子的形式实现,通过PC机显示,它既可以和设计任务集成在一起,作为设计的一部分,对被测信号的时序逻辑进行分析和测试,也可以单独作为简易逻辑分析仪使用。设计主要采用SOPC技术,将各功能模块以IP核的形式实现。本文主要介绍了逻辑分析仪的基本原理,实现系统和简易逻辑分析仪的调试界面设计。