核心路由器中G比特级线速除法的硬件实现

摘要

为解决核心路由器中需要硬件实现G比特级线速除法的问题,在对线速除法的硬件实现进行分析的基础上,利用对2n除法的简便性,提出了将被除数进行分段和递归查表的思想,设计了一种具有一般性的对非2n除法的分段式递归查表机制,硬件实现了G比特级线速除法,该机制在节约硬件设计资源的同时,具有良好的收敛性能,并成功用于IPv6核心路由器的设计之中.