基于HDL Designer的FPGA静态测试技术研究

摘要

为保障电力行业软件产品FPGA测试质量,结合电力系统相关FPGA软件产品研究,利用Mentor HDL De-signer工具进行静态测试,为有效精简测试结果条目,提高静态测试效率和质量,提出了一种基于测试项目的 最小规则库优化方案,并给出了搭建测试环境遇到的典型问题解决办法.最后对最小规则库进行验证,测试结果表明,该方案能有效保障FPGA软件产品测试质量.