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一种RISC结构下的取指令机制的设计

         

摘要

本文介绍了一种基于精简指令集计算机RISC体系结构特征的高效而硬件开销较小的取指令机制.该机制利用指令数据旁路、预取、设置指令组有效位等技术来提高一级指令Cache的命中率,并减少因一级指令Cache不命中而产生的流水线停顿周期数.本机制能使流水线的效率有一定提高,且运行频率在500MHz以上.

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