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高速并行Reed-Solomon编解码器

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摘要

采用多路复用流水线的思想,设计基于FPGA仿真测试的RS编解码的改进IBM算法,使用Verilog硬件编程语言实现,进一步提高RS编解码器的运行速度及纠错能力,扩大应用范围.系统设计的时序仿真表明解码器8路复用后的数据率高达116.65 b/s,最大纠错能力为7字节/204字节,达到良好效果.

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来源
《国外电子元器件》|2008年第12期|35-36|共2页
作者
谭丹; 聂雅琴; 蒋燕妮;
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作者单位

武汉大学,电子信息学院,湖北,武汉,430079;

武汉大学,电子信息学院,湖北,武汉,430079;

武汉大学,电子信息学院,湖北,武汉,430079;

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正文语种 chi
中图分类编码器;解码器;
关键词
编码器; 差错; 控制/解码器; 多路复用; 现场可编程门阵列;

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