基于VHDL语言的伪随机码发生器的自动校验制作

摘要

对于仿真目标而言,描述一个系统的自校验模型是非常重要的.文章给出了用VHDL语言描述的伪随机码发生器自动校验模型的设计.对于许多限制性模型,校验它们的有效性是十分困难的.在给出设计中,系统的规格方面是由设计者通过修改的线性实时逻辑来描述输入和输出之间的实时限制和关系.修改的线性实时逻辑是一个传统逻辑的扩展,能描述各种变量之间的实时关系.用VHDL语言描述的模型,基于给出规格上指导测试和仿真,输出的仿真与期望的结果进行比较和评价,从而揭示出规格的误差.