基于Q-Coder算术编码器的IP核设计

摘要

设计了一种实现算术编码的集成电路IP核,可用于下一代静止图像压缩标准JPEG2000编码系统中.采取易于硬件实现的二进制算术编码算法,分析了该IP核的各个模块和时序,在ModelSim软件中进行了功能仿真,在QuartusⅡ软件中完成了综合以及布局布线,并在自行设计的一块FPGA的PCI开发板上进行了验证和性能分析.实验结果表明,对相同的图像进行编码,该IP核的处理时间仅为软件处理时间的41%.该文的研究对于JPEG2000在实际中的应用有着重要的意义.