HDTV中面积优化的RS解码器VLSI实现

摘要

提出了一种面积优化的Reed-Solomon(RS)解码器实现方法,其运用折叠结构来实现解码过程矢量运算的求解电路.该方法提高了解码器主要运算部件的复用率,缩减了其电路规模.基于TSMC 0.25标准单元库的实现结果显示该文设计的解码器电路规模为约27 000门,与同类设计相比规模最大可缩减39%,该设计已集成在一款符合DVB-C标准的HDTV信道解调芯片中并已通过实场测试.