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胡正伟; 仲顺安; 陈禾;
北京理工大学电子工程系;
北京;
100081;
华北电力大学电子与通信工程系;
保定;
071003;
VelociTI结构; 数字信号处理器; 流水线异常;
机译:高度VelociTI处理[Texas Instruments VLIW DSP架构]
机译:一种流水线循环兼容的体系结构和算法,可减少可重配置计算机上可变长度的浮点数据集
机译:用于大规模并行流水线DSP算法的50 Mflop算法芯片的设计:浮点流水线CORDIC处理器
机译:浮点运算单元对DSP结构性能的影响的定量评估。
机译:不同类别的突变DSPP引起的粗面内质网(rER)交易错误通过捕获正常DSPP而在牙本质发生不全和牙本质发育异常中引起显着的负作用
机译:基于FpGa的浮点单元流水线32位RIsC处理器的实现
机译:硬件描述aDsp-21020 40位浮点Dsp,采用遥控数字CW多普勒雷达设计。
机译:使用特殊指令的流水线处理器中的浮点异常处理可检测生成的异常并从已知正确状态单独执行指令
机译:浮点流水线与整数流水线的时间重新对齐,以在加载/存储处理器上仿真加载操作体系结构
机译:流水线数据处理器,用于浮点和整数运算以及异常处理
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