基于MIPS架构的多周期CPU设计

摘要

为了提高多周期CPU流水线的效率,在指令存储器和数据存储器的数据读取中设计发送地址在上升沿、读取数据在下降沿,从而实现译码和访存在一个周期内完成.在取指级不再单独设置加法器,把PC+4放在ALU中完成.通过大量的多路选择器与数据交互总线来进行数据联通.采用Verilog HDL语言设计出CPU,并在VIVADO平台上实现仿真,最后通过龙芯公司的LS-CPU-EXB-002试验箱来进行验证,结果表明所设计的多周期CPU的有效性.