基于Verilog HDL的有限状态机设计与描述

摘要

有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM.介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊.最后,以简单序列检测器为例实现了可综合的FSM描述,并分析了其采用不同描述风格所得的综合结果.