考虑串扰的集成电路静态定时分析方法

摘要

针对电路设计流程中静态定时问题,介绍了基于时间窗口和跳变图的考虑串扰的静态定时分析方法.通过判断受害线和侵略线的时间窗或跳变图是否有交叠,筛选出可能产生串扰效应的耦合线对;结合串扰延迟计算公式,将串扰引起额外时延加入通路时延中,从而使静态定时分析的结果更准确,并将该方法集成到一款商业EDA工具中.实验结果表明,该方法能更准确的表示最坏情况下的通路时延,相比于时间窗口的方法,跳变图增加了少许时间和空间开销,却能够多删除约24％的虚假耦合线对.