基于CSD编码的高速乘法器IP设计

熊承义; 田金文; 柳健

首页> 中文期刊> 《计算机工程与应用》 >基于CSD编码的高速乘法器IP设计

基于CSD编码的高速乘法器IP设计

开具论文收录证明 >>

期刊封面封底目录下载 >>

文献代查 >>

文献数据库（团队版） >>

页面导航

摘要
著录项
引文网络
相似文献
相关主题

摘要

符号数的正则表示(CSD)是一种用最少的非零比特位来表示符号数的编码技术.该文基于二进制补码数的CSD编码转换,结合采用优化技术,实现了对一组高速乘法器的IP核设计.采用Verilog硬件描述语言实现了设计的行为描述,在Xilinx ISE4.1环境下实现了功能仿真、综合和FPGA映射.其设计为小波变换核的开发提供了一个可重用的IP模块.

著录项

来源
《计算机工程与应用》 |2003年第31期|38-40|共3页
作者
熊承义; 田金文; 柳健;
展开▼
作者单位

中南民族大学电子与信息工程学院;

武汉;

430074;

华中科技大学图像识别与人工智能研究所图像信息处理与智能控制教育部重点实验室;

武汉;

430074;

华中科技大学图像识别与人工智能研究所图像信息处理与智能控制教育部重点实验室;

武汉;

430074;

华中科技大学图像识别与人工智能研究所图像信息处理与智能控制教育部重点实验室;

武汉;

430074;

展开▼
原文格式 PDF
正文语种 chi
中图分类数字集成电路、逻辑集成电路;
关键词
乘法器正则符号数 IP核小波变换;

相似文献

中文文献
外文文献
专利

1. 基于BoothCSD混合编码的模2n+1乘法器的设计 [J] . 王敏 ,徐祖强 ,邱陈辉 . 电子器件 . 2014,第002期
2. 基于CSD编码的16位并行乘法器的设计 [J] . 王瑞光 ,田利波 . 微计算机信息 . 2008,第023期
3. 基于FPGA的CSD编码乘法器 [J] . 何永泰 ,黄文卿 . 电子测量技术 . 2006,第4期
4. 基于改进的BOOTH编码的高速32×32位并行乘法器设计 [J] . 刘强 ,王荣生 . 计算机工程 . 2005,第006期
5. 基于可编程逻辑器件的高速乘法器IP设计 [J] . 邬杨波 ,李宏 . 半导体技术 . 2001,第8期
6. 基四BOOTH编码的高速32×32乘法器的设计与实现 [C] . Zhou Wanting ,周婉婷 ,Li Lei . 电子科技大学电子科学技术研究院第三届学术交流会 . 2007
7. 基于IP over CCSDS的高速网关设计与实现 [A] . 荣华为 . 2017

基于CSD编码的高速乘法器IP设计

摘要

著录项

引文网络

相似文献

相关主题

期刊订阅