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使用Verilog语言建立器件模型

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本文介绍了使用Verilog语言如何在Cadence设计环境中建立器件仿真模型,主要说明了整个建模的流程和使用Verilog语言作仿真时的一些特点.

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来源
《计算机与数字工程》 |2001年第4期|8-1322|共7页
作者
郑绮; 韩威;
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作者单位

武汉数字工程研究所;

武汉;

430074;

武汉数字工程研究所;

武汉;

430074;

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原文格式 PDF
正文语种 chi
中图分类计算机软件;
关键词
Verilog语言路径延时 Verilog-XL 仿真器;

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